SK海力士5层堆叠3D DRAM新突破 良品率已达56.1%

SK海力士5层堆叠3DDRAM新突破良品率已达56.1%SK海力士透露，目前其5层堆叠的3DDRAM良品率已高达56.1%，这一数据意味着在单个测试晶圆上，能够成功制造出约1000个3DDRAM单元，其中超过一半（即561个）为良品，可用于实际应用。此外，SK海力士的实验性3DDRAM在性能上已展现出与现有2DDRAM相媲美的特性。尽管3DDRAM技术拥有巨大的市场潜力和技术优势，但SK海力士也坦诚地指出，在实现商业化之前，仍需进行大量的技术验证和优化工作。值得一提的是，与2DDRAM的稳定运行不同，3DDRAM在性能上还存在一定的不稳定性。因此，SK海力士认为，要达到广泛应用的目标，需要进一步提升3DDRAM的堆叠层数，实现32层至192层堆叠的存储单元。这一目标的实现，将极大地推动3DDRAM技术的商业化进程。在当前的DRAM市场中，三星、SK海力士和美光等少数几家主要参与者依然占据主导地位，共同占据了全球市场份额的96%以上。...PC版：https://www.cnbeta.com.tw/articles/soft/1436079.htm手机版：https://m.cnbeta.com.tw/view/1436079.htm

DRAM，走向3D

DRAM，走向3D早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别。虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。据TechInsights分析，通过增高电容器减小面积以提高位密度（即进一步减小单位存储单元面积）的方法即将变得不可行。上图显示，半导体行业预计能够在单位存储单元面积达到约10.4E-4µm2前（也就是大约2025年）维持2DDRAM架构。之后，空间不足将成为问题，这将提升对垂直架构，也就是3DDRAM的需求。另一方面，随着数据量爆炸性增长，尤其是云计算、人工智能、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的DRAM产品有着强烈需求。在市场需求和技术创新的驱动下，3DDRAM成为了业界迫切想突破DRAM工艺更高极限的新路径。3DDRAM，迎来新进展传统的内存单元数组与内存逻辑电路分占两侧的2DDRAM存储相比，3DDRAM是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。采用3DDRAM结构可以加宽晶体管之间的间隙，减少漏电流和干扰。3DDRAM技术打破了内存技术的传统范式。这是一种新颖的存储方法，将存储单元堆叠在逻辑单元之上，从而在单位芯片面积内实现更高的容量。3DDRAM的优势不仅在于容量大，其数据访问速度也快。传统的DRAM在读取和写入数据时需要经过复杂的操作流程，而3DDRAM可以直接通过垂直堆叠的存储单元读取和写入数据，极大地提高了访问速度。此外，3DDRAM还具有低功耗、高可靠性等特点，使其在各种应用场景中都具有显著优势。十多年来，业界一直致力于这个方向，特别是受到3DNAND商业和功能成功的推动。迄今为止，许多3DDRAM概念已经提出并申请了专利，一些主要DRAM厂商正在进行晶圆级测试。3DDRAM技术的专利族趋势，2009年-2023年预测走势图能看到，自2019年以来，美国申请的专利数量急剧增加，这或许意味着3DDRAM正在迎来新的进展。行业主要厂商正在逐渐加大对3DDRAM技术的开发投入，并且通过专利保护的方式为未来的市场竞争和技术主导权做准备。这种策略反映出3DDRAM技术的战略重要性和潜在的巨大商业价值。厂商，竞逐3DDRAM三星电子雄心勃勃，加速3DDRAM商业化自2019年以来，三星电子一直在进行3DDRAM的研究，并于同年10月宣布了业界首个12层3D-TSV技术。2021年，三星在其DS部门内建立了下一代工艺开发研究团队，专注3DDRAM领域研究。2022年，三星准备通过逻辑堆叠芯片SAINT-D解决DRAM堆叠问题，该设计旨在将8个HBM3芯片集成在一个巨大的中介层芯片上。图源：三星官网2023年5月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产4F2结构DRAM。由于DRAM单元尺寸已达到极限，三星想将4F2应用于10nm级工艺或更先进制程的DRAM。据报道，如果三星的4F2DRAM存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有6F2DRAM存储单元减少约30%。同年10月，三星电子宣布计划在下一代10nm或更低的DRAM中引入新的3D结构，旨在克服3D垂直结构缩小芯片面积的限制并提高性能，将一颗芯片的容量增加100G以上。今年早些时候，三星电子还在美国硅谷开设了一个新的R&D研究实验室，专注于下一代3DDRAM芯片的开发。能看到，三星电子聚焦3DDRAM市场，一直在开发新技术。在近日举行的Memcon2024上，三星电子再次公布了其关于3DDRAM开发的雄心勃勃计划，并明确表示将在2030年前实现这一技术的商业化。图源SemiconductorEngineering三星电子副社长李时宇在会上详细介绍了4F2SquareVCTDRAM及3DDRAM的研发进展，显示出三星在紧凑型高密度内存领域的领先地位。4F2SquareVCTDRAM是一种基于VCT（垂直沟道晶体管）技术的紧凑型DRAM设计。上文提到，4F2SquareVCTDRAM通过垂直堆叠技术，将DRAM单元尺寸比现有的6F2SquareDRAM减少约30%，在提高能效的同时大幅降低了单元面积。然而，实现这一技术并非易事。三星指出，4F2SquareVCTDRAM的开发需要极高的制造精度和更优质的生产材料，还需要解决新材料的应用问题，如氧化沟道材料和铁电体的研发。相较于在DRAM单元结构上向z方向发展的VCTDRAM，三星电子还聚焦在VS-CAT（VerticalStacked-CellArrayTransistor，垂直堆叠单元阵列晶体管）DRAM上，该技术类似3DNAND一样堆叠多层DRAM。除通过堆叠提升容量外，VS-CATDRAM还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到VS-CATDRAM成品。据悉，目前三星电子已在内部实现了16层堆叠的VS-CATDRAM。三星电子还在会议上探讨了将BSPDN背面供电技术用于3DDRAM内存的可能性，认为该技术有助于于未来对单个内存bank的精细供电调节。尽管东京电子预测VCTDRAM的商用化要到2027年才能实现，但三星内部对3DDRAM的商业化充满信心，计划在2025年内部发布4F2Square工艺，并逐步推进3DDRAM的研发，预计在2030年之前推出市场。SK海力士：聚焦3DDRAM新一代沟道材料SK海力士也在积极研发3DDRAM。SK海力士表示，3DDRAM可以解决带宽和延迟方面的挑战，并已在2021年开始研究。据韩媒BusinessKorea去年的报道，SK海力士提出了将IGZO作为3DDRAM的新一代沟道材料。IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，SK海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM芯晶体管，改善DRAM的刷新特性。据透露，SK海力士将会在今年披露3DDRAM电气特性的相关细节，到时候公司将会明确3DDRAM的发展方向。美光：专利数量遥遥领先3DDRAM领域的技术竞争正在加剧。据TechInsights称，美光在2019年就开始了3DDRAM的研究工作。截止2022年8月，美光已获得了30多项3DDRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。在2022年9月接受采访的时候，美光公司确认正在探索3DDARM的方案。美光表示，3DDRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3DDRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。美光的3DDRAM方案，网上并没有看到太多介绍。不过据Yole强调，美光提交了与三星电子不同的3DDRAM专利申请。美光的方法是在不放置Cell的情况下改变晶体管和电容器的形状。除此以外，AppliedMaterials和LamResearch等全球半导体设备制造商也开始开发与3DDRAM相关的解决方案。NEO：推出3DX-DRAM技术除了存储三巨头之外，还有行业相关公司也在进行3DDRAM的开发。例如，美国存储器技术公司NEOSemiconductor推出了一种名为3DX-DRAM的技术，旨在克服DRAM的容量限制。3DX-DRAM的单元阵列结构类似于3DNANDFlash，采用了FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。图源：NE...PC版：https://www.cnbeta.com.tw/articles/soft/1433790.htm手机版：https://m.cnbeta.com.tw/view/1433790.htm

三星将在明年量产300层NAND闪存芯片 2030年实现1000层

三星将在明年量产300层NAND闪存芯片2030年实现1000层该负责人还表示，对于DRAM三星正在研发3D堆叠结构和新材料；对于NAND闪存，正在通过增加堆叠层数、同时降低高度来实现半导体行业最小的单元尺寸。这一计划也将使三星的进度超过SK海力士，SK海力士曾在不久前宣布计划在2025年开始量产321层NAND芯片。预计三星第9代NAND闪存芯片仍将采用双堆叠技术，其中包括在两个独立过程中创建NAND存储器，然后将它们组装在一起。与老对手三星不同，SK海力士的300层NAND产品采用的是三重堆叠技术，每组分别堆叠120层、110层和91层，最后组合成一个芯片。相比于三重堆叠，双堆叠工艺在生产成本和效率上存在着不小的优势。三星此举也是为了用成本优势来超越对手，从而巩固其市场领先地位。在去年举办的三星技术日上，三星表示将在2030年实现堆叠多达1000层的技术。然而如果不采用三重堆叠工艺，要实现超过400层的堆叠将是一个挑战。因此业内人士表示三星可能会在第10代430层产品中开始采用三重堆叠技术。...PC版：https://www.cnbeta.com.tw/articles/soft/1390553.htm手机版：https://m.cnbeta.com.tw/view/1390553.htm

三星谋划3D堆叠内存：10nm以下一路奔向2032年

三星谋划3D堆叠内存：10nm以下一路奔向2032年就在进入10nm之后，三星将全面开启3D内存时代，首先引入VCT(垂直通道晶体管)，看起来应该是基础的FinFET类型，而非更先进的GAA。大约2030-2031年的时候，三星将升级到堆叠DRAM，将多组VCT堆在一起，从而获得更大容量、更高性能，看起来还会引入电容器作为辅助。...PC版：https://www.cnbeta.com.tw/articles/soft/1426176.htm手机版：https://m.cnbeta.com.tw/view/1426176.htm

三星谈论下一代DRAM解决方案：GDDR7、DDR5、LPDDR5X和V-NAND

三星谈论下一代DRAM解决方案：GDDR7、DDR5、LPDDR5X和V-NAND三星公布了其下一代DRAM和内存解决方案的计划，包括GDDR7、DDR5、LPDDR5X和V-NAND。作为先进半导体技术的全球领导者，三星电子今天在2022年三星技术日上展示了一系列尖端的半导体解决方案，这些解决方案将在十年内推动数字转型。自2017年以来的年度会议，该活动在三年后回到了圣何塞希尔顿酒店的SigniabyHilton酒店亲自出席。PC版：https://www.cnbeta.com/articles/soft/1324271.htm手机版：https://m.cnbeta.com/view/1324271.htm

三星准备于5月推出290层3D NAND 计划于明年提升到430层

三星准备于5月推出290层3DNAND计划于明年提升到430层据报道，三星是通过改进闪存层堆叠技术实现290层垂直堆叠密度的，这种技术依赖于通过在闪存层中增加存储孔来增加层数。这样做的代价是每个晶圆的数据密度，但增加层数带来了净收益。报道第9代V-NAND的同一消息来源还称，该公司计划在2025年初推出其后续产品--第10代V-NAND。第10代V-NAND闪存预计将达到430层，比第9代V-NAND闪存增加140层（第9代V-NAND闪存比上一代增加54层）。这将使三星与其竞争对手Kioxia、SKHynix、美光科技和YMTC重新走上正轨，向2030年实现1000层3DNAND闪存的宏伟目标发起冲击。...PC版：https://www.cnbeta.com.tw/articles/soft/1427377.htm手机版：https://m.cnbeta.com.tw/view/1427377.htm