台积电涉足硅光子技术 制定12.8Tbps COUPE封装互连路线图

台积电涉足硅光子技术制定12.8TbpsCOUPE封装互连路线图台积公司的紧凑型通用光子引擎（COUPE）采用该公司的SoIC-X封装技术，将电子集成电路堆叠在光子集成电路（EIC-on-PIC）上。该代工厂表示，使用其SoIC-X技术可实现芯片到芯片接口的最低阻抗，从而实现最高能效。EIC本身采用65nm级工艺技术生产。台积电的第一代三维光学引擎（或COUPE）将集成到OSFP可插拔设备中，运行速度可达1.6Tbps。这一传输速率远远超过了目前的铜以太网标准（最高可达800Gbps），凸显了光互连在重型网络计算集群中的直接带宽优势，更不用说预期的节能效果了。展望未来，第二代COUPE的设计目的是集成到CoWoS封装中，作为与交换机共同封装的光学器件，从而使光互连达到主板级。与第一代COUPE相比，第二代COUPE支持高达6.40Tbps的数据传输速率，并减少了延迟。台积电的COUPE第三代产品--在CoWoS互连器上运行的COUPE预计将进一步改进，将传输速率提高到12.8Tbps，同时使光连接更接近处理器本身。目前，CoWoS上的COUPE还处于开发的摸索阶段，台积电还没有设定目标日期。与许多同行不同的是，台积电至今尚未涉足硅光子市场，而是将这一领域留给了GlobalFoundries等公司。但随着三维光学引擎战略的实施，该公司将进入这一重要市场，以弥补失去的时间。...PC版：https://www.cnbeta.com.tw/articles/soft/1428787.htm手机版：https://m.cnbeta.com.tw/view/1428787.htm

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20%

台积电公布A161.6nm工艺：对比2nm性能提高10%、功耗降低20%据了解，台积电在此次的北美技术论坛中，首度公开了台积电A16（1.6nm）技术，结合领先的纳米片晶体管及创新的背面供电（backsidepowerrail）解决方案以大幅提升逻辑密度及性能，预计于2026年量产。台积电还推出系统级晶圆（TSMC-SoWTM）技术，此创新解决方案带来革命性的晶圆级性能优势，满足超大规模数据中心未来对AI的要求。台积电指出，适逢台积电北美技术论坛举办30周年，出席贵宾人数从30年前不到100位，增加到今年已超过2,000位。北美技术论坛于美国加州圣塔克拉拉市举行，为接下来几个月陆续登场的全球技术论坛揭开序幕，本技术论坛亦设置创新专区，展示新兴客户的技术成果。台积电总裁魏哲家博士指出，我们身处AI赋能的世界，人工智慧功能不仅建置于数据中心，而且也内置于个人电脑、移动设备、汽车、甚至物联网之中。台积电为客户提供最完备的技术，从全世界最先进的硅芯片，到最广泛的先进封装组合与3DIC平台，再到串连数位世界与现实世界的特殊制程技术，以实现他们对AI的愿景。此次论坛公布新技术包括：台积电A16技术随着台积电领先业界的N3E技术进入量产，接下来的N2技术预计于2025年下半年量产，台积电在其技术蓝图上推出了新技术A16。据介绍，A16将结合台积电的超级电轨（SuperPowerRail）构架与纳米片晶体管，预计于2026年量产。该超级电轨技术将供电网络移到晶圆背面，为晶圆正面释放出更多信号网络的布局空间，借以提升逻辑密度和性能，让A16适用于具有复杂信号布线及密集供电网络的高效能运算（HPC）产品。台积电表示，相较于N2P制程，A16在相同Vdd（工作电压）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高达1.10倍，以支持数据中心产品。台积电创新的NanoFlex技术支持纳米片晶体管台积电即将推出的N2技术将搭配TSMCNanoFlex技术，展现台积电在设计技术协同优化的崭新突破。TSMCNanoFlex为芯片设计人员提供了灵活的N2标准元件，这是芯片设计的基本构建模块，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。N4C技术台积电还宣布将推出先进的N4C技术以因应更广泛的应用。N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。据介绍，N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到台积电下一个先进技术。CoWoS、系统整合芯片、以及系统级晶圆（TSMC-SoW）台积电的CoWoS是AI革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存（HBM）。同时，台积电的系统整合芯片（SoIC）已成为3D芯片堆叠的领先解决方案，客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（SysteminPackage，SiP）整合。台积电系统级晶圆技术提供了一个革新的选项，让12英寸晶圆能够容纳大量的晶粒，提供更多的运算能力，大幅减少数据中心的使用空间，并将每瓦性能提升好几个数量级。台积电已经量产的首款SoW产品采用以逻辑芯片为主的整合型扇出（InFO）技术，而采用CoWoS技术的芯片堆叠版本预计于2027年准备就绪，能够整合SoIC、HBM及其他元件，打造一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合台积电正在研发紧凑型通用光子引擎（COUPE）技术，以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证，接着于2026年整合CoWoS封装成为共同封装光学元件（Co-PackagedOptics，CPO），将光连接直接导入封装中。车用先进封装继2023年推出支持车用客户及早采用的N3AE制程之后，台积电借由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计于2025年第四季完成AEC-Q100第二级验证。...PC版：https://www.cnbeta.com.tw/articles/soft/1428666.htm手机版：https://m.cnbeta.com.tw/view/1428666.htm

台积电正开发先进芯片封装技术：矩形代替圆形晶圆 可放更多芯片

台积电正开发先进芯片封装技术：矩形代替圆形晶圆可放更多芯片不仅如此，新基板还有助于减少生产过程中的损耗，进一步提升了制造效率。尽管此项研究尚处早期，但已面临一系列技术挑战。尤其是在新形状基板上进行尖端芯片封装时，光刻胶的涂复成为了一个关键的瓶颈。这要求台积电这样的芯片制造巨头发挥其深厚的财力优势，推动设备制造商进行设备设计的革新。在当前的科技浪潮中，AI服务器、高性能计算（HPC）应用以及高阶智能手机AI化正不断推动半导体产业的发展。在这样的背景下，台积电3纳米家族制程产能成为了市场上的热门焦点。据悉，其产能已经供不应求，客户的排队现象已经延续至2026年。值得一提的是，台积电在为英伟达、AMD、亚马逊和谷歌等科技巨头生产AI芯片时，已采用了先进的芯片堆叠和组装技术。这些技术目前基于12英寸硅晶圆，这是目前业界最大的晶圆尺寸。...PC版：https://www.cnbeta.com.tw/articles/soft/1435484.htm手机版：https://m.cnbeta.com.tw/view/1435484.htm

苹果追单台积电3纳米 同步包下大量先进封装产能

苹果追单台积电3纳米同步包下大量先进封装产能台积电向来不评论单一客户与订单动态。业界人士透露，苹果看准AI大趋势，今年不仅将大幅强化M3、A17处理器AI算力，新一代M4、A18处理器亦会明显增加AI运算核心数及效能，所有产品线AI应用搭载率将大提升。苹果强化终端装置AI运算效能，并大幅提升自家处理器算力，对台积电投片量同步大增。业界透露，苹果今年对台积电3纳米强化版制程投片量可望比去年大增逾五成，稳坐台积电最大客户。苹果除了增加对台积电投片量之外，也包下台积电大量先进封装产能。业界表示，苹果目前仍主要向台积电下单InFO及CoWoS等2.5D先进封装制程，今年有机会将先进封装需求推进到价格及难度最高的3D架构SoIC先进封装，亦即台积电同步手握苹果晶圆代工先进制程与先进封装等大单。据了解，台积电为因应苹果、辉达（NVIDIA）、超微（AMD）等大客户未来几年先进制程与先进封装大订单，今年全力扩充3纳米家族产能及先进封装产能，其中，先进封装涵盖CoWoS、SoIC等制程，台积电位于中科、南科及竹南的先进封装厂都可望是扩产的主要厂区。台积电先前已在法说会预告，今年资本支出落在280亿美元至320亿美元，当中70%至80%将投入先进制程，另有10%至20%用于特殊制程，其余10%则用于先进封装、测试及光罩制作等。台积电董事会已核准资本支出预算案94.21亿美元，将近全年资本支出预算的三分之一。法人预期，台积电先前订购的先进制程设备今年将陆续交货，加上产能扩充的相关设备需求，成为台积电在第1季投入大量资本支出的关键。...PC版：https://www.cnbeta.com.tw/articles/soft/1418195.htm手机版：https://m.cnbeta.com.tw/view/1418195.htm

一文看懂台积电的前沿新技术

一文看懂台积电的前沿新技术本文依序介绍：先进制程相关技术：N3家族／N2制程／NanoFlex／A16／超级电轨／CFET先进封装相关技术：SoW/3DFabric/SoIC(&Hybridbonding)/CoWoS/InFo特殊制程相关技术：硅光子先进制程1、N3家族N3E去年第四季进入量产，至于今年下半年准备量产的N3P，良率表现接近N3E，目前已经客户产品设计定案（tape-out）。台积电指出，由于N3P在效能、功耗、面积（PPA）表现更优异，大多数3纳米产品都将采用N3P制程技术，未来可看到更多高阶产品进入3纳米时代。产能部分，受惠HPC、手机需求，台积电今年3纳米产能比去年增加三倍多，其实还不够，还在努力满足客户需求。2、N2制程N2制程采用纳米片（Nanosheet）晶体管，提供更优异能源效率。目前2纳米技术进展顺利，纳米芯片转换表现达到目标90%、转换成良率也超过80%，预计2025年量产。未来会有更多N2家族出现，包括N2P、N2X等应用。3、NanoFlex台积电N2技术将搭配NanoFlex，在设计技术协同优化有新的突破。NanoFlex为芯片设计人员提供灵活的2纳米标准元件，这是芯片设计的基本构建模组，高度较低的元件能节省面积，并拥有更高功耗效率；高度较高的元件则将效能最大化。过去设计很难把不同高度的元件整合在一起，而台积电最新技术能帮助客户在相同的设计区块中优化高低元件组合，可提升15%的速度，进而在应用的功耗、效能及面积（PPA）之间取得最佳平衡。4、A16A16技术将使用下一代纳米片技术结合超级电轨（SuperPowerRail）架构，预计2026年下半年量产。这次会采用不同布线，台积电认为这是高效能运算（HPC）产品的最佳解决方案。相较于N2P制程，使用超级电轨的A16在相同Vdd（工作电压）下，运算速度增加8~10%，在相同速度下，功耗降低15~20%，芯片密度提升高达1.10X。5、超级电轨随着芯片堆叠层数越来越多，供电逐渐成为问题，因为需要穿越10到20层堆叠才能为下方的晶体管提供电力和数据讯号，且互连线和电源线共存的线路层架构也逐渐混乱，加上传统制程涉及打洞，会消耗掉晶体管面积，因此背面供电技术变得越来越重要。台积电的“超级电轨”将供电网路移到晶圆背面，使晶圆正面释放更多讯号网路的布局空间，提升逻辑密度和效能，另改善功率传输，大幅减少IR压降。台积电也表示，这项技术是业界首创，保留栅极密度与元件宽度的弹性。6、CFET晶体管架构从平面式（planer）发展到FinFET，再转至纳米片架构，下一个制程之一是“互补式场效晶体管”（CFET），即将nFET和pFET垂直堆叠。这项技术将硅（Si）和锗（Ge）等不同材料从上下方堆叠，使p型和n型的场效晶体管更靠近。透过这种叠加方式，CFET消除ntop分开的瓶颈，将运作单元活动区域（cellactivearea）面积减少2倍。台积电指出这项技术可大幅改善零组件电流，使CFET密度提升1.5~2倍。目前台积电已成功验证在晶圆上，可把nFET和pFET放在晶体管上。张晓强过去也在ISSCC2024分享台积电实验室成功做出的CFET架构，当时他表示“这是在实验室做出来真正的整合元件，可以看到曲线多么漂亮（下图左），这在推动晶体管架构的创新上是一大里程碑”。先进封装1、SoW（系统级整合技术）SoW采用台积电InFO和CoWoS封装技术，用整个晶圆将逻辑裸晶（LogicDie）和HBM记忆体整合起来。台积电希望不只是ChipLevel，希望透过Systemlevel使性能、速度等面向都有所提升。目前采用InFO技术的系统级晶圆已经量产，计画开发并推出采CoWoS技术的系统级晶圆，整合SoC或SoIC、HBM及其他元件，预计2027年量产。目标用于AI、HPC领域，扩充下一代数据中心所需的运算能力。2、3DFabric台积电3DFabric技术家族包含SoIC、CoWoS、InFO三大平台，包括2D和3D前端和后端互连技术。3、SoICSoIC平台用于3D硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless）两种堆叠方案。SoIC-P是微凸块堆叠解决方案，适用行动应用等讲求成本效益的应用。另一个SoIC-X解决方式采HybridBonding（混合键合），适合HPC、AI领域，此解决方案好处是接点间距（Pitch）可做到几微米（µm），增加两个芯片间的互连接口（interconnectinterface），使互联密度达到新的层级。张晓强指出，台积电目前HybridBonding的键合间距（Bondpitch）密度目前可做到6微米，未来可到2~3微米；同时推进微凸块（MicronBump）技术，目前在30几个微米，未来目标是降到十几个微米。台积电透露，目前看到客户对于SoIC-X技术需求逐渐增加，预计到2026年底将会有30个客户设计定案。4、CoWoS/InFOCoWoS包括CoWoS-S、CoWoS-L和CoWoS-R，主要是根据中介层材质不同，成本也不同。CoWoS-S中介层是采用硅（Sillicon），CoWoS-L使用LSI（本地硅互连），CoWoS-R中介层使用RDL布线来连接小芯片。根据产品需求，SoIC芯片可与CoWoS或InFO整合。目前第一个采用SoIC-X和CoWoS技术的就是AMD的MI300A/MI300X。台积电和NVIDIA合作推出的BlackwellAI加速器，采用CoWoS-L技术，为2个采用5纳米制程的SoC和8个HBM堆叠整合在一个模组。此外，台积电CoWoS技术可将先进的SoC/SoIC与HBM进行整合，满足市面上AI芯片的严苛要求。台积目前SoIC已透过CoWoS-S量产出货，并计画开发一种8倍光罩尺寸的SoIC芯片（采A16制程）和12个高频宽记忆体堆叠的CoWoS解决方案（下图的中下方），预计2027年开始量产。硅光子张晓强指出，硅光子主要有两个部分，其一为光子部分，如光波导等，不需要非常高的制程，65纳米制程即可；另一个是电的部分，电光要进行转换，电必须越来越快，因此需要7纳米、甚至5纳米先进制程加入。硅光子布局，台积电正在研发COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）透过SoIC-X的3D堆叠技术，堆叠在光子裸晶（PIC）上，使功耗带来巨大改进，叠起来后面积也会缩小。相较传统堆叠，这种方式能使裸晶对裸晶介面有最低电阻及更高能源效率。值得注意的是，透过SoIC-X的铜对铜（Cu-Cu）HybridBonding，可实现超高速RF射频讯号。张晓强解释，之后COUPE（即光子引擎）会再与运算芯片（ComputeDie）整合起来，也需要很多缆线进来接上，因此3D堆叠技术相当重要。台积电计画2025年完成小型插拔式连接器的COUPE验证，于2026年整合到共同封装光学元件（CPO）的CoWoS封装基板，使EIC/PIC/交换器在封装层高度整合，这有助于降低2倍功耗、延迟降低10倍。此外，台积电也打算将COUPE整合进CoWoS中介层中，进而将功耗再降低5倍、延迟再降低2倍。目前COUPE产品主要适用于HPC领域或数据中心。...PC版：https://www.cnbeta.com.tw/articles/soft/1432366.htm手机版：https://m.cnbeta.com.tw/view/1432366.htm

台积电系统级晶圆技术将迎重大突破 有望于2027年准备就绪

台积电系统级晶圆技术将迎重大突破有望于2027年准备就绪台积电的新技术不仅整合了SoIC、HBM等关键零部件，更致力于打造一个强大且运算能力卓越的晶圆级系统。这一系统的运算能力，将有望与资料中心服务器机架，甚至整台服务器相媲美。这无疑为超大规模数据中心未来对人工智能应用的需求提供了强有力的支持。在制程工艺方面，台积电同样取得了令人瞩目的进展。公司首次公布的A16制程工艺，结合纳米片晶体管和背面供电解决方案，旨在大幅度提升逻辑密度和能效。相较于传统的N2P工艺，A16制程工艺在相同工作电压下，速度提升了8-10%；在相同速度下，功耗则降低了15-20%，同时密度也得到了1.1倍的提升。此外，台积电还在积极推进车用先进封装技术的研发。继2023年推出支持车用客户的N3AE制程后，公司继续通过整合先进芯片与封装技术，以满足车用客户对更高计算能力的需求，并确保符合车规安全与品质要求。目前，台积电正在开发InFO-oS及CoWoS-R等解决方案，以支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用。据悉，这些技术预计将于2025年第四季完成AEC-Q100第二级验证。...PC版：https://www.cnbeta.com.tw/articles/soft/1428707.htm手机版：https://m.cnbeta.com.tw/view/1428707.htm