一文看懂台积电的前沿新技术

一文看懂台积电的前沿新技术本文依序介绍:先进制程相关技术:N3家族/N2制程/NanoFlex/A16/超级电轨/CFET先进封装相关技术:SoW/3DFabric/SoIC(&Hybridbonding)/CoWoS/InFo特殊制程相关技术:硅光子先进制程1、N3家族N3E去年第四季进入量产,至于今年下半年准备量产的N3P,良率表现接近N3E,目前已经客户产品设计定案(tape-out)。台积电指出,由于N3P在效能、功耗、面积(PPA)表现更优异,大多数3纳米产品都将采用N3P制程技术,未来可看到更多高阶产品进入3纳米时代。产能部分,受惠HPC、手机需求,台积电今年3纳米产能比去年增加三倍多,其实还不够,还在努力满足客户需求。2、N2制程N2制程采用纳米片(Nanosheet)晶体管,提供更优异能源效率。目前2纳米技术进展顺利,纳米芯片转换表现达到目标90%、转换成良率也超过80%,预计2025年量产。未来会有更多N2家族出现,包括N2P、N2X等应用。3、NanoFlex台积电N2技术将搭配NanoFlex,在设计技术协同优化有新的突破。NanoFlex为芯片设计人员提供灵活的2纳米标准元件,这是芯片设计的基本构建模组,高度较低的元件能节省面积,并拥有更高功耗效率;高度较高的元件则将效能最大化。过去设计很难把不同高度的元件整合在一起,而台积电最新技术能帮助客户在相同的设计区块中优化高低元件组合,可提升15%的速度,进而在应用的功耗、效能及面积(PPA)之间取得最佳平衡。4、A16A16技术将使用下一代纳米片技术结合超级电轨(SuperPowerRail)架构,预计2026年下半年量产。这次会采用不同布线,台积电认为这是高效能运算(HPC)产品的最佳解决方案。相较于N2P制程,使用超级电轨的A16在相同Vdd(工作电压)下,运算速度增加8~10%,在相同速度下,功耗降低15~20%,芯片密度提升高达1.10X。5、超级电轨随着芯片堆叠层数越来越多,供电逐渐成为问题,因为需要穿越10到20层堆叠才能为下方的晶体管提供电力和数据讯号,且互连线和电源线共存的线路层架构也逐渐混乱,加上传统制程涉及打洞,会消耗掉晶体管面积,因此背面供电技术变得越来越重要。台积电的“超级电轨”将供电网路移到晶圆背面,使晶圆正面释放更多讯号网路的布局空间,提升逻辑密度和效能,另改善功率传输,大幅减少IR压降。台积电也表示,这项技术是业界首创,保留栅极密度与元件宽度的弹性。6、CFET晶体管架构从平面式(planer)发展到FinFET,再转至纳米片架构,下一个制程之一是“互补式场效晶体管”(CFET),即将nFET和pFET垂直堆叠。这项技术将硅(Si)和锗(Ge)等不同材料从上下方堆叠,使p型和n型的场效晶体管更靠近。透过这种叠加方式,CFET消除ntop分开的瓶颈,将运作单元活动区域(cellactivearea)面积减少2倍。台积电指出这项技术可大幅改善零组件电流,使CFET密度提升1.5~2倍。目前台积电已成功验证在晶圆上,可把nFET和pFET放在晶体管上。张晓强过去也在ISSCC2024分享台积电实验室成功做出的CFET架构,当时他表示“这是在实验室做出来真正的整合元件,可以看到曲线多么漂亮(下图左),这在推动晶体管架构的创新上是一大里程碑”。先进封装1、SoW(系统级整合技术)SoW采用台积电InFO和CoWoS封装技术,用整个晶圆将逻辑裸晶(LogicDie)和HBM记忆体整合起来。台积电希望不只是ChipLevel,希望透过Systemlevel使性能、速度等面向都有所提升。目前采用InFO技术的系统级晶圆已经量产,计画开发并推出采CoWoS技术的系统级晶圆,整合SoC或SoIC、HBM及其他元件,预计2027年量产。目标用于AI、HPC领域,扩充下一代数据中心所需的运算能力。2、3DFabric台积电3DFabric技术家族包含SoIC、CoWoS、InFO三大平台,包括2D和3D前端和后端互连技术。3、SoICSoIC平台用于3D硅芯片堆叠,并提供SoIC-P(Bumped)和SoIC-X(Bumpless)两种堆叠方案。SoIC-P是微凸块堆叠解决方案,适用行动应用等讲求成本效益的应用。另一个SoIC-X解决方式采HybridBonding(混合键合),适合HPC、AI领域,此解决方案好处是接点间距(Pitch)可做到几微米(µm),增加两个芯片间的互连接口(interconnectinterface),使互联密度达到新的层级。张晓强指出,台积电目前HybridBonding的键合间距(Bondpitch)密度目前可做到6微米,未来可到2~3微米;同时推进微凸块(MicronBump)技术,目前在30几个微米,未来目标是降到十几个微米。台积电透露,目前看到客户对于SoIC-X技术需求逐渐增加,预计到2026年底将会有30个客户设计定案。4、CoWoS/InFOCoWoS包括CoWoS-S、CoWoS-L和CoWoS-R,主要是根据中介层材质不同,成本也不同。CoWoS-S中介层是采用硅(Sillicon),CoWoS-L使用LSI(本地硅互连),CoWoS-R中介层使用RDL布线来连接小芯片。根据产品需求,SoIC芯片可与CoWoS或InFO整合。目前第一个采用SoIC-X和CoWoS技术的就是AMD的MI300A/MI300X。台积电和NVIDIA合作推出的BlackwellAI加速器,采用CoWoS-L技术,为2个采用5纳米制程的SoC和8个HBM堆叠整合在一个模组。此外,台积电CoWoS技术可将先进的SoC/SoIC与HBM进行整合,满足市面上AI芯片的严苛要求。台积目前SoIC已透过CoWoS-S量产出货,并计画开发一种8倍光罩尺寸的SoIC芯片(采A16制程)和12个高频宽记忆体堆叠的CoWoS解决方案(下图的中下方),预计2027年开始量产。硅光子张晓强指出,硅光子主要有两个部分,其一为光子部分,如光波导等,不需要非常高的制程,65纳米制程即可;另一个是电的部分,电光要进行转换,电必须越来越快,因此需要7纳米、甚至5纳米先进制程加入。硅光子布局,台积电正在研发COUPE(紧凑型通用光子引擎),将电子裸晶(EIC)透过SoIC-X的3D堆叠技术,堆叠在光子裸晶(PIC)上,使功耗带来巨大改进,叠起来后面积也会缩小。相较传统堆叠,这种方式能使裸晶对裸晶介面有最低电阻及更高能源效率。值得注意的是,透过SoIC-X的铜对铜(Cu-Cu)HybridBonding,可实现超高速RF射频讯号。张晓强解释,之后COUPE(即光子引擎)会再与运算芯片(ComputeDie)整合起来,也需要很多缆线进来接上,因此3D堆叠技术相当重要。台积电计画2025年完成小型插拔式连接器的COUPE验证,于2026年整合到共同封装光学元件(CPO)的CoWoS封装基板,使EIC/PIC/交换器在封装层高度整合,这有助于降低2倍功耗、延迟降低10倍。此外,台积电也打算将COUPE整合进CoWoS中介层中,进而将功耗再降低5倍、延迟再降低2倍。目前COUPE产品主要适用于HPC领域或数据中心。...PC版:https://www.cnbeta.com.tw/articles/soft/1432366.htm手机版:https://m.cnbeta.com.tw/view/1432366.htm

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1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸  研究机构TechInsights报告显示,台积电2023年总销售额达到692.76亿美元,成为全球半导体产业冠军。摩根大通(小摩)、摩根士丹利等金融服务机构均对台积电的后续发展给出乐观预测,小摩在最新报告中认为,台积电在技术创新和先进封装领域的领先地位,以及在AI时代的关键作用,通过一系列技术突破,有望在未来几年继续保持在半导体产业的领先地位。以下为台积电在2024北美论坛公布的六大半导体技术:A161.6nm制程技术台积电A16制程节点是其首个整合纳米片晶体管(nanosheet)以及背面供电技术“SuperPowerRail”的节点,特别适合高性能计算(HPC)及人工智能(AI)应用,是台积电N2P制程的迭代。根据台积电此前公布的路线图,N2、N2P2nm节点定于2025年量产,A16预计将于2026年下半年量产。与2nmN2P节点相比,A16提高了晶体管密度和能效,在相同Vdd(正电源电压)下可实现8~10%的速度提升;在相同速度下,功耗可以降低15~20%。该技术可以帮助数据中心计算芯片实现1.07~1.10倍的芯片密度。台积电在北美峰会同时宣布A14工艺节点,预计将采用第二代纳米片晶体管以及更先进的背面供电网络,有望在2027~2028年开始生产,预计不会采用HighNAEUV光刻机。根据路线图,台积电1nm制程A10已在规划中。消息人士于2024年1月透露,台积电将更先进制程的1nm晶圆厂规划在嘉义科学园区,已派人前往目标地块勘测。这一选址离嘉义高铁站车程仅七分钟,往北串起台积电中科、竹科厂,往南串连南科厂及高雄厂,便于工程师通勤交流。NanoFlex创新纳米片晶体管台积电即将推出的N2制程工艺将采用NanoFlex创新纳米片晶体管技术,这是该公司在设计与技术协同优化方面的又一突破。NanoFlex为N2制程标准单元提供设计灵活性,其中短小晶体管单元可实现更小的面积和更高能效,而高单元则最大限度提高性能。客户能够在同一设计内优化小单元和大单元的组合,调整设计,以达到最佳功耗、性能和面积平衡。N4C制程技术台积电宣布推出N4C技术,是N4P的迭代,可降低8.5%的芯片成本,计划于2025年量产。该技术提供具有高效面积利用率的基础IP和设计规则,与广泛应用的N4P兼容,缩小芯片尺寸并提高良率,为客户提供高性价比选择。CoWoS、SoIC和系统级晶圆(TSMC-SoW)台积电表示,CoWoS先进封装已成为AI芯片的关键技术,被广泛采用,允许客户将更多的处理器内核与HBM高带宽存储堆叠封装在一起。与此同时,集成芯片系统(SoIC)已成为三维芯片堆叠的领先解决方案,客户正越来越多地将CoWoS与SoIC及其他组件搭配使用,以实现最终的系统级封装(SiP)集成。台积电宣布推出CoW-SoW封装技术(TSMC-SoW),基于台积电于2020年推出的InFO-SoW晶圆上系统集成技术迭代而成。通过晶圆级系统集成封装技术(SoW),可以在单片12英寸晶圆上制造大型芯片阵列,提供更强算力的同时,减少空间占用,并将每瓦性能提升多个数量级。此前特斯拉的DojoD1超级芯片,就利用台积电的此类工艺实现,利用单片晶圆实现强大算力。据悉,特斯拉自研的DojoD1超级芯片采用台积电7nm制程,并结合InFO-SoW先进封装、垂直供电结构制造而成,用于训练自动驾驶汽车AI大模型。参数方面,每个模组包含5×5总计25颗芯片,每个单芯片包含高达354个核心,因此片上SRAM换从总计达11GB,算力9050TFLOPS。台积电表示,首款SoW产品——基于集成扇出型封装(InFO)技术的纯逻辑晶圆已投入生产。利用CoWoS技术的CoW-SoW晶圆预计将于2027年问世,届时将可以集成SoIC、HBM和其他组件,创建强大的单晶圆级系统,其计算能力可以与整个机架甚至整个服务器相媲美。这类芯片将拥有巨大的面积,可以集成四个SoIC芯片+12个HBM存储芯片以及额外的I/O芯片,功率可达数千瓦。硅光子集成COUPE台积电正在开发紧凑型通用光子引擎(COUPE)技术,以支持人工智能热潮带来的数据传输爆发式增长。COUPE采用SoIC-X芯片堆叠技术,在硅光子芯片堆叠电子芯片,并保证两片芯片之间最低的传输阻抗,能效比传统堆叠方式更高。台积电计划在2025年将COUPE技术用于小尺寸插拔式设备,速度可达1.6Tbps,相比当前最先进的800G以太网成倍提升。2026年,台积电将其整合入CoWoS封装中,作为共同封装光学器件(CPO)直接将光学连接引入封装中,这样可以实现高达6.4Tbps的速度。第三个迭代版本有望进一步改进,速度翻倍至12.8Tbps。汽车芯片先进封装继2023年推出N3AE“AutoEarly”制程后,台积电将继续通过整合先进芯片和先进封装,满足汽车客户对更高算力的需求,以及车规级认证的要求。台积电正在为高级辅助驾驶系统(ADAS)、车辆控制和车载中央计算机等应用开发InFO-oS和CoWoS-R解决方案,目标是在2025年第四季度之前获得AEC-Q1002级认证。日前台积电法说会之后,大摩预计台积电Q2营收将环比增长5%~7%,并给出860元新台币的目标股价预测。小摩预测台积电今年毛利率维持在52%~54%区间,预计今年年底3nm产能将达到10万片规模,明年将增加到15万片,并给出900元新台币的目标股价。小摩同时预计,台积电在未来3~4年内,在AI芯片的市场占有率仍将维持在90%以上,到2027年AI相关收入占比将升至总营收的25%。台积电法说会、多场技术论坛过后,给市场释出稳健信号,包括花旗银行、美银证券、瑞银在内的金融机构,均对台积电给出全年营收增长的预测。在人工智能市场需求持续增长的带动下,以及美日芯片工厂新产能的释放,预计台积电未来几年将持续领衔全球半导体产业,并凭借技术实力保持AI芯片领域的龙头地位。...PC版:https://www.cnbeta.com.tw/articles/soft/1429780.htm手机版:https://m.cnbeta.com.tw/view/1429780.htm

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台积电公布A16 1.6nm工艺:对比2nm性能提高10%、功耗降低20%

台积电公布A161.6nm工艺:对比2nm性能提高10%、功耗降低20%据了解,台积电在此次的北美技术论坛中,首度公开了台积电A16(1.6nm)技术,结合领先的纳米片晶体管及创新的背面供电(backsidepowerrail)解决方案以大幅提升逻辑密度及性能,预计于2026年量产。台积电还推出系统级晶圆(TSMC-SoWTM)技术,此创新解决方案带来革命性的晶圆级性能优势,满足超大规模数据中心未来对AI的要求。台积电指出,适逢台积电北美技术论坛举办30周年,出席贵宾人数从30年前不到100位,增加到今年已超过2,000位。北美技术论坛于美国加州圣塔克拉拉市举行,为接下来几个月陆续登场的全球技术论坛揭开序幕,本技术论坛亦设置创新专区,展示新兴客户的技术成果。台积电总裁魏哲家博士指出,我们身处AI赋能的世界,人工智慧功能不仅建置于数据中心,而且也内置于个人电脑、移动设备、汽车、甚至物联网之中。台积电为客户提供最完备的技术,从全世界最先进的硅芯片,到最广泛的先进封装组合与3DIC平台,再到串连数位世界与现实世界的特殊制程技术,以实现他们对AI的愿景。此次论坛公布新技术包括:台积电A16技术随着台积电领先业界的N3E技术进入量产,接下来的N2技术预计于2025年下半年量产,台积电在其技术蓝图上推出了新技术A16。据介绍,A16将结合台积电的超级电轨(SuperPowerRail)构架与纳米片晶体管,预计于2026年量产。该超级电轨技术将供电网络移到晶圆背面,为晶圆正面释放出更多信号网络的布局空间,借以提升逻辑密度和性能,让A16适用于具有复杂信号布线及密集供电网络的高效能运算(HPC)产品。台积电表示,相较于N2P制程,A16在相同Vdd(工作电压)下,速度增快8-10%,在相同速度下,功耗降低15-20%,芯片密度提升高达1.10倍,以支持数据中心产品。台积电创新的NanoFlex技术支持纳米片晶体管台积电即将推出的N2技术将搭配TSMCNanoFlex技术,展现台积电在设计技术协同优化的崭新突破。TSMCNanoFlex为芯片设计人员提供了灵活的N2标准元件,这是芯片设计的基本构建模块,高度较低的元件能够节省面积并拥有更高的功耗效率,而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合,调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。N4C技术台积电还宣布将推出先进的N4C技术以因应更广泛的应用。N4C延续了N4P技术,晶粒成本降低高达8.5%且采用门槛低,预计于2025年量产。据介绍,N4C提供具有面积效益的基础硅智财及设计法则,皆与广被采用的N4P完全兼容,因此客户可以轻松移转到N4C,晶粒尺寸缩小亦提高良率,为强调价值为主的产品提供了具有成本效益的选择,以升级到台积电下一个先进技术。CoWoS、系统整合芯片、以及系统级晶圆(TSMC-SoW)台积电的CoWoS是AI革命的关键推动技术,让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存(HBM)。同时,台积电的系统整合芯片(SoIC)已成为3D芯片堆叠的领先解决方案,客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法,以实现最终的系统级封装(SysteminPackage,SiP)整合。台积电系统级晶圆技术提供了一个革新的选项,让12英寸晶圆能够容纳大量的晶粒,提供更多的运算能力,大幅减少数据中心的使用空间,并将每瓦性能提升好几个数量级。台积电已经量产的首款SoW产品采用以逻辑芯片为主的整合型扇出(InFO)技术,而采用CoWoS技术的芯片堆叠版本预计于2027年准备就绪,能够整合SoIC、HBM及其他元件,打造一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合台积电正在研发紧凑型通用光子引擎(COUPE)技术,以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上,相较于传统的堆叠方式,能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证,接着于2026年整合CoWoS封装成为共同封装光学元件(Co-PackagedOptics,CPO),将光连接直接导入封装中。车用先进封装继2023年推出支持车用客户及早采用的N3AE制程之后,台积电借由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求,以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案,支持先进驾驶辅助系统(ADAS)、车辆控制及中控电脑等应用,预计于2025年第四季完成AEC-Q100第二级验证。...PC版:https://www.cnbeta.com.tw/articles/soft/1428666.htm手机版:https://m.cnbeta.com.tw/view/1428666.htm

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台积电系统级晶圆技术将迎重大突破 有望于2027年准备就绪

台积电系统级晶圆技术将迎重大突破有望于2027年准备就绪台积电的新技术不仅整合了SoIC、HBM等关键零部件,更致力于打造一个强大且运算能力卓越的晶圆级系统。这一系统的运算能力,将有望与资料中心服务器机架,甚至整台服务器相媲美。这无疑为超大规模数据中心未来对人工智能应用的需求提供了强有力的支持。在制程工艺方面,台积电同样取得了令人瞩目的进展。公司首次公布的A16制程工艺,结合纳米片晶体管和背面供电解决方案,旨在大幅度提升逻辑密度和能效。相较于传统的N2P工艺,A16制程工艺在相同工作电压下,速度提升了8-10%;在相同速度下,功耗则降低了15-20%,同时密度也得到了1.1倍的提升。此外,台积电还在积极推进车用先进封装技术的研发。继2023年推出支持车用客户的N3AE制程后,公司继续通过整合先进芯片与封装技术,以满足车用客户对更高计算能力的需求,并确保符合车规安全与品质要求。目前,台积电正在开发InFO-oS及CoWoS-R等解决方案,以支持先进驾驶辅助系统(ADAS)、车辆控制及中控电脑等应用。据悉,这些技术预计将于2025年第四季完成AEC-Q100第二级验证。...PC版:https://www.cnbeta.com.tw/articles/soft/1428707.htm手机版:https://m.cnbeta.com.tw/view/1428707.htm

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台积电首度揭示两纳米制程 2025年量产

台积电首度揭示两纳米制程2025年量产全球芯片制造商巨头台积电今天首次推出采用纳米片电晶体的下一世代先进两纳米制程技术,成为全球第一家率先提供两纳米制程代工服务的晶圆厂,预计2025年开始量产。综合台湾《联合报》《自由时报》报道,台积电北美技术论坛今天于美国加州圣克拉拉市恢复举办实体论坛,为接下来几个月陆续登场的全球技术论坛揭开序幕。台积电此次在论坛上首度宣布两纳米(N2)技术进展明确时程,指出N2技术自N3大幅往前推进,在相同功耗下,速度增快10%至15%;在相同速度下,功耗也降低25%至30%,开启了高效效能的新纪元。台积电称,N2将采用纳米片电晶体架构,使效能及功耗效率提升一个世代,协助台积客户实现下一代产品的创新。除了行动运算的基本版本,N2技术平台也涵盖高效能版本及完备的小晶片整合解决方案。N2预计于2025年开始量产。台积电总裁魏哲家称,半导体业身处快速变动、高速成长的数字世界,对于运算能力与能源效率的需求较以往增加的更快,为半导体产业开启了前所未有的机会与挑战。在此令人兴奋的转型与成长之际,台积电在技术论坛揭示的创新成果彰显公司的技术领先地位,也代表公司支持客户的承诺。台积电技术论坛主要的技术焦点还包括支援三纳米(N3)及N3E的TSMCFINFLEX技术,公司称,领先业界的N3技术预计于2022年下半年进入量产,并将搭配创新的TSMCFINFLEX架构,提供晶片设计人员更多灵活性。台积电称,TSMCFINFLEX技术提供多样化的标准元件选择,鳍结构支援超高效能,也支援最佳功耗效率与电晶体密度,能精准协助客户完成符合其需求的系统单晶片设计,各功能区块采用最优化的鳍结构,支援所需的效能、功耗与面积,同时整合至相同的晶片上。...发布:2022年6月17日3:41PM

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台积电致股东书:N2预计于2024试产、看好N3家族长期需求技术发展方面,台积电致股东营业报告书说,公司的N2技术提供全制程效能和功耗效率的效益;相较于N3E,N2在相同功耗下速度增快10%-15%,或在相同速度下功耗降低25%-30%,台积电期盼以此进一步扩展公司未来的技术领先地位。报告提到,N2技术的研发依计划进行中,预计于2024试产,并于2025年量产。台积电致股东营业报告书提到,N5家族技术已迈入量产的第三年,为台积电营收贡献26%,公司持续强化N5家族的效能、功耗和密度;N4已于2022年开始量产,且公司也为支持下一波的N5产品,推出了N4P和N4X制程技术。N4P制程技术研发进展顺利,预计于2024量产。继N3技术于2022年进入量产,N3E预计于2024下半年量产。台积电特别提到,N3和N3E客户参与度非常高,量产第一年和第二年的产品设计定案数量将是N5的两倍以上。公司预期N3家族将成为台积电另一个大规模且有长期需求的制程技术。据台媒中央社此前报道,台积电于美国时间26日举办北美技术论坛。台积电总裁魏哲家在会上表示,N3E、N3AE制程预计于今年量产;强化版N3P制程预计2024年下半年量产;N2制程在良率和元件性能进展良好,将如期于2025年量产;N3X制程预计于2025年进入量产。此外,先进封装方面,台积电正在开发具有高达6个光罩尺寸(约5000平方毫米)重布线层(RDL)中介层的CoWoS解决方案,能够容纳12个高频宽存储堆叠。三维芯片堆叠部分,台积电推出SoIC-P,作为系统整合芯片(SoIC)解决方案的微凸块版本,提供具有成本效益的方式来进行3D芯片堆叠。...PC版:https://www.cnbeta.com.tw/articles/soft/1358349.htm手机版:https://m.cnbeta.com.tw/view/1358349.htm

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台积电宣布2纳米制程预计2025年量产

台积电宣布2纳米制程预计2025年量产台积电宣布,2纳米制程在良率和元件效能进展良好,将如期于2025年量产。同时台积电也推出新3纳米技术,其中强化版3纳米制程预计2024年下半年量产。据台湾中央社报道,台积电于美国时间星期三(4月26日)在北美技术论坛揭示最新技术发展情况。其中,台积电宣布2纳米技术采用纳米片电晶体架构,在良率与元件效能上皆展现良好的进展,将如期于2025年量产。相较于升级版3纳米(N3E)制程技术,2纳米在相同功耗下,速度最快可增加15%;在相同速度下,功耗最多可降低30%,晶片密度增加超过15%。随着3纳米制程已进入量产,N3E制程预计将于2023年量产,台积电将进一步推出更多3纳米技术以满足客户多样化的需求。其中包括支援更佳功耗、效能与密度的强化版3纳米(N3P)预计于2024年下半年进入量产。台积电说,相较于N3E制程,N3P在相同功耗下,速度增快5%;在相同速度下,功耗降低5%至10%,晶片密度增加4%。为让客户能够提早采用3纳米技术来设计汽车应用产品,以便于2025年及时采用届时已全面通过汽车制程验证的N3A制程,台积电预计2023年推出N3AE,提供以N3E为基础的汽车制程设计套件(PDK)。

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