中国在二维高性能浮栅晶体管存储器方面取得重要进展

中国在二维高性能浮栅晶体管存储器方面取得重要进展中国华中科技大学的材料成形与模具技术全国重点实验室教授翟天佑团队，在二维高性能浮栅晶体管存储器方面取得重要进展，研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，与现有商业闪存器件性能对比，其擦写速度、循环寿命等关键性能均有提升。新华社星期一（9月18日）报道上述消息。浮栅晶体管作为一种电荷存储器，是构成当前大容量固态存储器发展的核心元器件。然而，当前商业闪存内硅基浮栅存储器件所需的擦写时间约在10微秒至1毫秒范围内，远低于计算单元CPU纳秒级的数据处理速度，且其循环耐久性约为10万次，也难以满足频繁的数据交互。二维材料具有原子级厚度和无悬挂键表面，在器件集成时可有效避免窄沟道效应和界面态钉扎等问题，是实现高密度集成、高性能闪存器件的理想材料。不过，在此前的研究中，其数据擦写速度多异常缓慢，鲜有器件可同时实现高速和高循环耐久性。根据新华社，面对这一挑战，翟天佑团队研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，通过对传统金属-半导体接触区域内二硫化钼进行相转变，使其由半导体相（2H）向金属相（1T）转变，使器件内金属-半导体接触类型由传统的3D/2D面接触过渡为具有原子级锐利界面的2D/2D型边缘接触，实现了擦写速度在10纳秒至100纳秒、循环耐久性超过300万次的高性能存储器件。报道引述翟天佑说：“通过对比传统面接触电极与新型边缘接触，该研究说明了优化制备二维浮栅存储器件内金属-半导体接触界面对改善其擦写速度、循环寿命等关键性能有重要作用。”

可重构晶体管可通过编程执行不同功能

可重构晶体管可通过编程执行不同功能研究人员解释说，射频晶体管是电子电路和芯片设计技术的重大突破。可编程晶体管使用的材料与半导体工业使用的材料相同，即硅和锗，它们可以显著改善功耗和能效。传统的晶体管开发包括化学掺杂，这是一种用外来原子"污染"半导体材料的技术。掺杂过程决定了电流的流动方向，一旦晶体管被制造出来就无法改变。射频晶体管用静电掺杂取代了化学掺杂，这是一种不会永久改变半导体材料化学结构的新方法。一旦电场取代了"复杂而昂贵"的化学掺杂过程，晶体管就可以动态地重新配置，以执行不同的逻辑运算。维也纳工业大学教授沃尔特-韦伯（WalterM.Weber）说，重配置工作在"基本开关单元"，而不是将信息路由到固定的功能单元。韦伯补充说，这种方法对于构建未来的可重构计算和人工智能应用"大有可为"。研究人员于2021年开发出了RFET基本技术，现在他们已经证明可重写晶体管可用于构建芯片中的所有基本逻辑电路。最近发表的研究报告展示了一种反相器、NAND/NOR和XOR/XNOR门，它们能够在运行时动态切换工作模式。静电掺杂所需的额外栅极需要占用空间，这意味着RFET并不像标准CMOS晶体管那么小。新的可编程晶体管不可能很快取代固定晶体管，但它们可以共存，并为某些灵活性至关重要的计算应用提供动力。研究人员解释说，RFET的可重构特性可以减少逻辑电路所需的晶体管总数。更少的晶体管意味着制造芯片所需的空间更小，功耗也会降低。通过切换单个晶体管或整个电路的极性，单个电路可以提供多种功能。...PC版：https://www.cnbeta.com.tw/articles/soft/1425449.htm手机版：https://m.cnbeta.com.tw/view/1425449.htm

复旦大学成功验证实现 3nm 关键技术 —— GAA 晶体管

复旦大学成功验证实现3nm关键技术——GAA晶体管https://www.eet-china.com/news/202101041645.html随着集成电路制造工艺进入到5纳米技术节点以下，传统晶体管微缩提升性能难以为继，技术面临重大革新。采用多沟道堆叠和全面栅环绕的新型多桥沟道晶体管乘势而起，利用GAA结构实现了更好的栅控能力和漏电控制，被视为3-5纳米节点晶体管的主要候选技术。现有工艺已实现了7层硅纳米片的GAA多桥沟道晶体管，大幅提高驱动电流，然而随着堆叠沟道数量的增加，漏电流也随之增加，导致的功耗不可忽视。

研究人员发明全新电化学晶体管 有望推动穿戴电子产品传感器技术革新

研究人员发明全新电化学晶体管有望推动穿戴电子产品传感器技术革新这种晶体管可以使开发可穿戴设备成为可能，这些设备可以在生物-设备接口处直接进行现场信号处理。一些潜在的应用包括监测心率和血液中的钠和钾水平，以及跟踪眼球运动以研究睡眠障碍。垂直电化学晶体管是基于一种新的电子聚合物的垂直架构该研究的共同通讯作者TobinJ.Marks说："所有的现代电子产品都使用晶体管，它们能迅速地打开和关闭电流。在这里，我们使用化学方法来加强开关。我们的电化学晶体管将性能提高到一个全新的水平。拥有传统晶体管的所有特性，bing拥有高得多的跨导（衡量它能够提供的放大作用），开关特性的超稳定循环，能够实现高密度集成的小尺寸，以及简单、低成本的制造门槛。"Marks是材料科学和有机电子领域的世界领袖。他是温伯格文理学院的VladimirN.Ipatieff催化化学教授和麦考密克工程学院的材料科学和工程以及化学和生物工程教授。垂直电化学晶体管是基于一种新的电子聚合物和垂直而非平面的结构。它既能导电，又能传导离子，在空气中很稳定。新材料的设计和合成以及晶体管的制造和表征需要化学家、材料科学家和生物医学工程师的合作专长。Marks与温伯格大学化学研究教授AntonioFacchetti、现为中国电子科技大学教授的黄伟以及麦考密克学院生物医学工程教授JonathanRivnay一起领导了该研究团队。Rivnay说："这种令人兴奋的新型晶体管使我们能够使用生物系统和电子系统的语言，前者经常通过离子信号进行交流，后者则通过电子进行交流。晶体管作为'混合导体'非常有效地工作的能力使它们对生物电子诊断和治疗具有吸引力。"这项详细介绍高效电化学晶体管的研究和一篇附带的新闻与观点文章最近发表在《自然》杂志上。Facchetti说："由于其垂直结构，我们的电化学晶体管可以一个接一个地堆叠起来。因此，我们可以制作非常密集的电化学互补电路，这对于传统的平面电化学晶体管来说是不可能的。"为了制造更可靠和强大的电子电路，需要两种类型的晶体管：携带正电荷的p型晶体管和携带负电荷的n型晶体管。这些类型的电路被称为互补电路。研究人员过去面临的挑战是，n型晶体管难以建造，而且通常不稳定。初步的工作展示了两种类型（p+n）电化学晶体管具有相似和非常高的性能。这导致了非常高效的电化学互补电路的制造。...PC版：https://www.cnbeta.com.tw/articles/soft/1345509.htm手机版：https://m.cnbeta.com.tw/view/1345509.htm

英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合

英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合"随着我们进入埃米时代，并在四年内走过五个工艺节点，持续创新比以往任何时候都更加重要。在IEDM2023上，英特尔展示了其在研究方面取得的进展，这些进展推动了摩尔定律的发展，凸显了我们有能力为下一代移动计算带来领先的技术，从而实现进一步扩展和高效的功率交付。"英特尔高级副总裁兼元器件研究部总经理桑杰-纳塔拉詹（SanjayNatarajan）为何重要？晶体管扩展和背面功率是帮助满足对更强大计算能力的指数级增长需求的关键。年复一年，英特尔满足了这一计算需求，表明其创新将继续推动半导体行业的发展，并继续成为摩尔定律的基石。英特尔的元件研究小组通过堆叠晶体管不断突破工程极限，将背面功率提升到新的水平，从而实现更多的晶体管扩展和更高的性能，并证明不同材料制成的晶体管可以集成在同一晶圆上。左图显示的是电源线和信号线在晶圆顶部混合在一起的设计。右图显示的是新的PowerVia技术，这是英特尔在业界首次采用的独特的背面电源传输网络。PowerVia是在2021年7月26日举行的"英特尔加速"活动上推出的。在这次活动中，英特尔展示了公司未来的工艺和封装技术路线图。(图片来源：英特尔公司）最近公布的工艺技术路线图强调了公司在持续扩展方面的创新，包括PowerVia背面电源、用于高级封装的玻璃基板和FoverosDirect，这些技术都源于元器件研究部门，预计将在本十年内投入生产。在IEDM2023上，英特尔元件研究部展示了其致力于创新的决心，即在硅片上安装更多晶体管，同时实现更高的性能。研究人员已经确定了通过有效堆叠晶体管继续扩大规模所需的关键研发领域。结合背面电源和背面触点，这些将是晶体管架构技术的重大进步。在改进背面电源传输和采用新型二维沟道材料的同时，英特尔正致力于到2030年将摩尔定律扩展到一万亿个晶体管封装。英特尔在IEDM2023上展示的最新晶体管研究成果能够以低至60纳米的栅极间距垂直堆叠互补场效应晶体管(CFET)。通过堆叠晶体管，可实现面积效率和性能优势。它还与背面电源和直接背面接触相结合。它彰显了英特尔在全栅极晶体管领域的领先地位，展示了公司超越RibbonFET的创新能力，使其在竞争中处于领先地位。英特尔在四年内走过了五个工艺节点，并确定了所需的关键研发领域，以继续扩展具有背面功率传输功能的晶体管：英特尔的PowerVia将于2024年完成制造，这将是首次实现背面功率传输。在IEDM2023上，元器件研究部确定了在PowerVia之后扩展和扩大背面功率传输的途径，以及实现这些途径所需的关键工艺进步。此外，这项工作还强调了背面触点和其他新型垂直互连的使用，以实现面积效率高的器件堆叠。...PC版：https://www.cnbeta.com.tw/articles/soft/1403367.htm手机版：https://m.cnbeta.com.tw/view/1403367.htm

Intel预告万亿晶体管芯片时代：FinFET将被淘汰

Intel预告万亿晶体管芯片时代：FinFET将被淘汰过去50多年来，半导体行业都深受摩尔定律的影响，这一黄金定律引领着芯片技术的进步，不过近年来摩尔定律也被认为落伍了，作为铁杆捍卫者的Intel现在站出来表示摩尔定律没死，2030年芯片密度就提升到1万亿晶体管，是目前的10倍。在上周的Hotchips2022会议上，IntelCEO基辛格做了主题演讲，他提到先进封装技术将推动摩尔定律发展，将发展出SystemonPackage，简称SOP，芯片制造厂提供的不再是单一的晶圆生产，而是完整的系统级服务，包括晶圆生产、先进封装及整合在一起的软件技术等。根据基辛格所说，目前的芯片最多大概有1000亿晶体管，未来SOP技术发展之后，到2030年芯片的密度将提升到1万亿晶体管，是目前的10倍。不过要想实现10倍的晶体管密度提升，还要有技术突破，目前在用的FinFET晶体管技术已经到了极限，Intel将会在2024年量产的20A工艺上放弃FinFET技术，转向RibbonFET及PowerVIA等下一代技术。根据Intel所说，RibbonFET是Intel对GateAllAround晶体管的实现，它将成为公司自2011年率先推出FinFET以来的首个全新晶体管架构。该技术加快了晶体管开关速度，同时实现与多鳍结构相同的驱动电流，但占用的空间更小。PowerVia是Intel独有的、业界首个背面电能传输网络，通过消除晶圆正面供电布线需求来优化信号传输。PC版：https://www.cnbeta.com/articles/soft/1309749.htm手机版：https://m.cnbeta.com/view/1309749.htm